8月，集成攻关大平台碳化硅团队合作以“低位错密度8英寸导电型碳化硅单晶衬底制备（Fabrication of 8-inch N-type 4H-SiC Single Crystal Substrate with Low Dislocation Density）”为题在《无机材料学报》发表（DOI: 10.15541/jim20230325），第一作者熊希希，通信作者陈秀芳、杨祥龙。
文章亮点：
突破了8英寸SiC单晶衬底的位错缺陷控制技术，实现了近“零螺位错”密度和低基平面位错密度的8英寸导电型4H-SiC单晶衬底制备。8英寸SiC单晶衬底位错缺陷的有效控制，有助于加快导电型-SiC衬底的产业化进程，提升市场竞争力。
文章内容：
碳化硅(SiC)作为第三代半导体材料,具有高击穿场强、高饱和电子漂移速率、高热导率、强化学稳定性等优良特性，在电动汽车、轨道交通、高压输变电、光伏、5G通讯等领域具有重大应用价值。在新能源产业强劲需求下，全球SiC产业步入高速成长期，推升了对SiC衬底产能的需求。目前商用SiC衬底尺寸仍以6英寸为主，扩大SiC衬底尺寸是增加产能供给、降低成本的重要途径之一。
近年来SiC衬底厂商加速推进8英寸衬底的研发和量产进度，以抢占8英寸先机。行业龙头美国Wolfspeed最早在2015年展示了8英寸SiC样品，2022年4月，Wolfspeed启动了全球首家8英寸SiC晶圆厂。虽然起步时间相对于国外较晚，国内8英寸SiC衬底研究近年来取得了显著进展，2022年多家单位公布8英寸导电型4H-SiC产品开发成功，包括WilliamHill中文官方网站、广州南砂晶圆、中科院物理研究所、山东天岳先进、山西烁科晶体、北京天科合达等单位。
8英寸与6英寸SiC晶圆的制造工艺有很大差别，当尺寸扩展到8英寸之后，热应力增大，缺陷控制更加困难，尤其是位错缺陷的控制与6英寸相比还有一定差距。
目前商用6英寸导电型4H-SiC衬底的TSD密度控制在200 cm-2以下，优值小于50 cm-2，BPD密度在800 cm-2以下，优值小于500 cm-2。8英寸SiC衬底要实现量产，提升市场份额，需要进一步降低位错缺陷密度，达到6英寸SiC衬底的位错缺陷水平，尤其是对器件性能影响较大的TSD和BPD。
WilliamHill中文官方网站与南砂晶圆于2022年实现了低微管密度高结晶质量的8英寸导电型4H-SiC单晶和衬底的制备，近期在8英寸SiC衬底位错缺陷控制方面取得了重大突破，实现了近“零TSD”和低BPD密度的8英寸导电型4H-SiC单晶衬底制备。图1(a)所示为制备的8英寸导电型4H-SiC单晶衬底，使用熔融KOH对衬底进行选择性蚀刻，统计BPD和TSD对应的特征腐蚀坑数量，计算BPD和TSD密度。图1(b)为衬底的BPD密度分布图，平均BPD密度为202 cm-2。图2(a)给出了TSD密度分布图，平均TSD密度<1 cm-2。图2(b)为不同尺寸TSD腐蚀坑对应的数量，其中TSD数量总计42个，测试点数1564个，每个点对应面0.0489cm2，因此TSD密度=42 / (1564×0.0489cm2)=0.55 cm-2。
研究团队实现了近“零TSD”和低BPD密度的8英寸导电型4H-SiC单晶衬底制备，8英寸SiC单晶衬底位错缺陷的有效控制，有助于加快国产8英寸导电型4H-SiC衬底的产业化进程，提升市场竞争力。
图1：8英寸导电型4H-SiC单晶衬底以及对应的BPD密度分布
图2：TSD密度为0.55 cm-2的分布图和TSD特征腐蚀坑统计分布
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